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适用于负混合电压接口的3xVDD耐压电源轨ESD钳位电路
3xVDD-tolerant power-rail ESD clamp circuit for negative mixed-voltage interfaces
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中文摘要
本文提出并基于0.18 μm、1.8 V CMOS工艺实现了一种用于负电压电源引脚的新型电源轨静电放电（ESD）钳位电路。该电路仅采用1.8 V nMOS和pMOS器件，实现了高达3倍电源电压（3×VDD，即5.4 V）的电压耐受能力，优于大多数现有设计所达到的2×VDD耐压水平。此外，该电路表现出超过8 kV的人体模型（HBM）抗静电能力，并在室温下展现出极低的漏电流，约为0.7 nA，因此非常适用于生物医学电路、混合电压应用以及电源管理系统中的负电压环境。
English Abstract
Abstract In this article, a novel power-rail ESD clamp circuit for negative voltage power pins has been proposed and fabricated in a 0.18-μm 1.8-V CMOS process. The proposed circuit, implemented using only 1.8-V nMOS/pMOS devices, achieves a voltage tolerance of 3xVDD (5.4 V), surpassing the 2xVDD-tolerance of most existing designs. Additionally, the circuit demonstrates HBM robustness of over 8 kV and exhibits an exceptionally low leakage current of approximately 0.7nA at room temperature, making it highly suitable for negative voltage environments in biomedical circuits, mixed-voltage applications, and power management systems.
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SunView 深度解读
该3xVDD容差ESD保护电路技术对阳光电源储能系统(ST系列PCS、PowerTitan)及充电桩产品具有重要应用价值。其负电压接口保护能力可优化混合电压拓扑设计,8kV HBM防护等级满足工业级可靠性要求,0.7nA超低漏电流特性有助于降低储能系统待机损耗。该技术可应用于三电平拓扑的功率器件保护、电池管理系统的多电压域接口防护,以及充电模块的混合电压接口设计,提升系统EMC性能与长期可靠性。